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Learn like a dog and play like a gentlement
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基于FPGA实现多相滤波 基于FPGA实现多相滤波
使用ADC083000,量化位数是8bits, 最高采样率3.4GSPS(即3.4GHz),ADC083000配置为 DDR mode,随路时钟为 1/4 采样时钟。采用带通采样,带通采样定理 $$f_{S}=\frac{4 f_{0}
2022-08-05
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verilog设计--if...else与case区别比较 verilog设计--if...else与case区别比较
Verilog中if … else嵌套与case分支的区别比较在VerilogHDL电路设计中,if语句指定另一个具有优先级的编码逻辑,而case语句生成的逻辑语句是并行的,不具有优先级。 通常情况下,if … else结构速度比较慢,但是
2022-07-14
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FPGA设计两段与三段状态机分析 FPGA设计两段与三段状态机分析
状态机的基本概念1) 摩尔型 和 米莉型状态机都是有限状态机( FSM );2) 摩尔型状态机:时序电路的输出只取决于当前状态;3) 米莉型状态机:时序电路的输出不但取决于状态还取决于输入;4) 对于FPGA设计实现的有限状态机,建议使用独
2022-02-26
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基于Gitee与TortoiseSVN的代码管理 基于Gitee与TortoiseSVN的代码管理
基础软件使用版本控制客户端软件:TortoiseSVN 发现git 无法更新内容到github,寻找原因中。 例如FPGA工程产生的空文件夹,SVN 无法commit, 可以使用批处理工具为空文件夹下添加 .keep文件。批处理文件链接如下
2022-01-06