在vivado中对设计的RTL代码进行综合后，查看schematic可以更清楚各个模块之间的连线关系。如下图所示：
打开RTL ANALYSIS 即可查看到模块级联的关系图。
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verilog设计--if...else与case区别比较
Verilog中if … else嵌套与case分支的区别比较在VerilogHDL电路设计中，if语句指定另一个具有优先级的编码逻辑，而case语句生成的逻辑语句是并行的，不具有优先级。
通常情况下，if … else结构速度比较慢，但是
2022-07-14
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FPGA设计两段与三段状态机分析
状态机的基本概念1) 摩尔型 和 米莉型状态机都是有限状态机( FSM );2) 摩尔型状态机：时序电路的输出只取决于当前状态；3) 米莉型状态机：时序电路的输出不但取决于状态还取决于输入；4) 对于FPGA设计实现的有限状态机，建议使用独
2022-02-26